Il semble que Intel rattrape AMD à cet égard. Mais cela se produit souvent lorsque le géant fait quelque chose, alors le pas est en avant pour être gigantesque. Si Barcelone utilise deux commandes de mémoire DDR2 64 bits, la configuration Intel de la rubrique comprend autant de contrôles de mémoire de trois DDR3. Si vous installez la mémoire DDR3-1333 que NEHALEM prend également en charge, elle donnera une bande passante jusqu'à 32 Go / s dans certaines configurations. Mais l'avantage du contrôleur de mémoire intégré réside non seulement dans la bande passante. Il réduit considérablement le retard dans l'accès à la mémoire, ce qui est tout aussi important, étant donné que chaque accès coûte plusieurs centaines d'horloges. Dans le contexte de l'utilisation de bureau, une diminution des retards dans le contrôleur de mémoire intégré peut être accueillie, toutefois, l'avantage total de l'architecture plus évolutive sera sensiblement dans des configurations de serveur multi-sophistiquées. Auparavant, lors de l'ajout d'une CPU, la bande passante disponible est restée la même, mais maintenant chaque nouveau processeur supplémentaire augmente la bande passante, car chaque CPU a sa propre mémoire.

Bien sûr, aucun miracle ne devrait pas être attendu. Configuration non uniforme d'accès à la mémoire (NUMA), c'est-à-dire que l'accès à la mémoire sera effectué par un ou plusieurs tarifs facultatifs, en fonction de l'emplacement des données en mémoire. Il est clair que l'accès à la mémoire locale sera effectué avec les retards les plus bas et le débit le plus élevé, car l'accès à la mémoire distante se produit via l'interface intermédiaire QPI, ce qui réduit les performances.

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L'impact sur la performance est difficile car tout dépend de l'application et du système d'exploitation. Intel soutient que la baisse des performances des délais à distance est d'environ 70%, et la bande passante est réduite deux fois par rapport à l'accès local. Selon Intel, même avec un accès à distance via l'interface QPI, les retards seront inférieurs à ceux des générations précédentes de processeurs, où le contrôleur était situé sur le pont North. Toutefois, cela concerne uniquement les applications de serveur développées depuis assez longtemps en tenant compte des configurations numa.

La hiérarchie de la mémoire à Conroe était très simple; Intel s'est concentré sur la performance du cache General L2, qui est devenue la meilleure solution pour l'architecture, qui visait principalement sur des configurations doublées. Mais dans le cas de NEHALEM, les ingénieurs ont commencé à partir de zéro et sont arrivés à la même conclusion que les concurrents: le cache général L2 n'est pas très bien adapté à une architecture quadricœur "natif". Différents noyaux peuvent trop souvent «laver» les données nécessaires à d'autres noyaux, ce qui entraînera trop de problèmes de pneus et d'arbitrage internes, essayant de fournir des quatre noyaux suffisants avec une bande passante suffisante tout en maintenant des retards à un niveau assez bas. Pour résoudre ces problèmes, les ingénieurs ont équipé de chaque noyau avec leur propre cache L2. Comme il est mis en évidence pour chaque noyau et relativement petit (256 Ko), il s'est avéré de fournir un cache avec une très grande productivité; En particulier, les retards se sont considérablement améliorés par rapport à Penryn - de 15 horloges à environ 10 horloges.

Ensuite, il y a une énorme cache de troisième niveau (8 Mo), qui est responsable de la connexion entre les noyaux. À première vue, l'architecture de cache Néhalem ressemble à Barcelone, mais le travail du cache de troisième niveau est très différent de l'AMD - il est inclusif pour tous les niveaux inférieurs de la hiérarchie de cache. Cela signifie que si le noyau tente d'accéder aux données et qu'elles ne sont pas disponibles dans le cache L3, il n'est pas nécessaire de rechercher des données dans leurs propres caches d'autres noyaux - il n'y en a pas là. Au contraire, si les données sont présentes, on a montré quatre bits associés à chaque ligne de cache (un bit sur le noyau) si les données peuvent potentiellement présenter (potentiellement, mais sans garantie) dans la cache inférieure d'un autre noyau, et si Donc, dans lequel.

Cette technique est très efficace pour assurer la cohérence des caches personnelles de chaque noyau, car elle réduit la nécessité d'échange d'informations entre les noyaux. Il y a bien sûr le manque de perte de partie de la mémoire cache sur les données présentes dans les caches d'autres niveaux. Cependant, tout n'est pas si effrayant, car les caches L1 et L2 sont relativement petits que le cache L3 - toutes les données du cache L1 et L2 occupent une cache de 1,25 Mo de 1,25 Mo dans une cache L3 à partir de 8 Mo. Comme dans le cas de Barcelone, le cache de troisième niveau fonctionne à d'autres fréquences par rapport à la puce elle-même. Par conséquent, le retard de l'accès à ce niveau peut varier, mais il devrait être d'environ 40 horloges.

Les seules déceptions de la nouvelle hiérarchie du cache NEHALEM sont associées à la cache L1. La capacité de l'instruction de cache n'a pas été augmentée - toujours 16 octets sur le tact par rapport à 32 à Barcelone. Cela peut créer un "goulot d'étranglement" dans une architecture orientée serveur, car les instructions 64 bits sont supérieures à 32 bits, d'autant plus que Nehalem a un décodeur de plus que Barcelone, plus fort que le cache. En ce qui concerne le cache de données, son retard a été augmenté à quatre horloges par rapport à trois Conroe, facilitant ainsi le travail à hautes fréquences d'horloge. Mais nous finirons de nouvelles positives: les ingénieurs Intel ont augmenté le nombre de cache de données L1, que l'architecture peut gérer en parallèle.

Tlb.

Pendant de nombreuses années, les processeurs ne fonctionnent pas avec des adresses de mémoire physique, mais avec virtuelle. Parmi les autres avantages, cette approche vous permet d'allouer plus de mémoire que dans l'ordinateur, tout en maintenant les données dont vous avez besoin dans la mémoire physique et tout le reste est sur le disque dur. Cela signifie que chaque accès à la mémoire est une adresse virtuelle à traduire dans l'adresse physique et à enregistrer la conformité, vous devez utiliser une énorme table. Le problème est que cette table est jusqu'ici jusqu'à présent qu'elle ne peut pas être stockée dessus - elle est affichée dans la mémoire principale et vous pouvez même le laisser tomber sur un disque dur (une partie de la table peut être absente en mémoire, étant jetée. sur le disque dur).

S'il y aurait une étape de traduction d'adresses pour chaque opération de fonctionnement de la mémoire, tout fonctionnerait trop lentement. Par conséquent, les ingénieurs sont retournés au principe de l'adressage physique, ajoutant une petite mémoire de cache directement au processeur qui stocke la conformité à plusieurs adresses récemment demandées. La mémoire de cache est appelée tampon de traduction lookaside (TLB). Intel complètement refondu au TLB dans la nouvelle architecture. Jusqu'à présent, le noyau 2 a utilisé la TLB du premier niveau de très petite taille (16 enregistrements), mais très rapide et uniquement pour les téléchargements, ainsi qu'un grand cache TLB de deuxième niveau (256 entrées), qui est responsable des téléchargements Manquant dans TLB L1, ainsi que des entrées.

NEHALEM est maintenant équipé d'une TLB à deux niveaux à part entière: le cache TLB du premier niveau est divisé pour les données et les instructions. Le cache TLB L1 pour les données peut stocker 64 entrées pour petites pages (4K) ou 32 entrées pour les grandes pages (2m / 4m) et le cache TLB L1 pour les instructions peut stocker 128 entrées pour petites pages (comme dans le cas de Core2), ainsi que sept pour les grands. Le deuxième niveau consiste en un cache unifié pouvant stocker jusqu'à 512 enregistrements et fonctionne uniquement avec de petites pages. Le but d'une telle amélioration consiste à augmenter la performance des applications utilisant de grandes matrices de données. Comme dans le cas d'un système de prévision de deux niveaux de deux niveaux, nous avons un autre certificat d'orientation du serveur de l'architecture.

Revenons à SMT pendant un moment, car cette technologie affecte également la TLB. Le cache L1 TLB pour les données et TLB L2 sont distribués dynamiquement entre deux threads. Au contraire, le cache L1 TLB pour les instructions est statiquement distribué pour les petites pages et mis en évidence pour les grosses pages est complètement copiée - ceci est tout à fait compréhensible, compte tenu de sa petite taille (sept enregistrements de flux).

Accès à la mémoire et échantillon préliminaire

Accès optimisé à la mémoire contraire (accès à la mémoire non alignée)

Dans l'architecture principale, l'accès à la mémoire a entraîné un certain nombre de restrictions de performance. Le processeur a été optimisé pour l'accès aux adresses de mémoire, alignés sur des limites de 64 octets, c'est-à-dire la taille de la même couture du cache. Pour les données non répétées, l'accès n'était pas seulement lent, mais également l'exécution d'instructions non répétées pour la lecture ou l'écriture était plus invalide que dans le cas d'instructions alignées, quel que soit l'alignement réel des données de mémoire. La raison en est que ces instructions ont conduit à la génération de plusieurs micro-opérations sur des décodeurs, ce qui a réduit la bande passante avec ces types d'instructions. En conséquence, les compilateurs évités génèrent les instructions de ce type, en substituant la séquence d'instructions moins superposées.

Donc, la lecture de la mémoire dans laquelle les deux lignes du cache ont eu lieu, ralentissent environ 12 horloges, contre 10 horloges. Intel Ingénieurs a optimisé un type d'appel similaire à effectuer plus rapidement. Commençons par le fait qu'il n'y a plus une baisse de performance lors de l'utilisation d'instructions de lecture / écriture non répétées dans les cas où les données sont alignées en mémoire. Dans d'autres cas, Intel a également optimisé l'accès en réduisant la baisse des performances par rapport à l'architecture principale.

Plus de blocs pré-échantillons avec un travail plus efficace

Dans l'architecture de Conroe Intel, était particulièrement fier des blocs de matériel de prédiction. Comme vous le savez, l'unité de prédiction est un mécanisme qui suit le caractère d'accès à la mémoire et essaie de prédire les données requises par plusieurs horloges. L'objectif est de préempter de charger des données dans le cache, où elles seront situées plus près du processeur et, en même temps, l'utilisation maximale de la bande passante disponible lorsqu'elle n'est pas nécessaire.

Cette technologie donne des résultats merveilleux avec la plupart des applications de bureau, mais dans l'environnement du serveur, il a souvent entraîné une perte de performance. Il y a plusieurs raisons pour une telle inefficacité. Premièrement, l'accès à la mémoire est souvent plus difficile à prédire dans les applications de serveur. L'accès à la base de données, par exemple, n'est pas un élément linéaire - si un élément de données est demandé dans la mémoire, cela ne signifie pas que l'élément suivant sera suivant. Cela limite l'efficacité de l'unité d'échantillonnage préliminaire. Mais le principal problème était la bande passante de la mémoire dans des configurations multi-commentaires. Comme nous l'avons dit plus tôt, c'était déjà un "goulot d'étranglement" pour plusieurs processeurs, mais, en outre, les blocs de pré-échantillon ont entraîné une charge supplémentaire à ce niveau. Si le microprocesseur n'accède pas à la mémoire, les blocs de pré-échantillon inclus, essayant d'utiliser la bande passante, par leur hypothèse, gratuites. Cependant, les blocs ne pouvaient pas savoir si cette bande passante est nécessaire pour un autre processeur. Cela signifiait que les blocs de pré-échantillon pourraient "sélectionner" via le débit du processeur, qui était le "goulot d'étranglement" dans de telles configurations. Pour résoudre ce problème, Intel n'a rien trouvé de mieux comment déconnecter les blocs d'échantillonnage préliminaires dans de telles situations - il n'est guère la solution la plus optimale.

Selon Intel, ce problème a déjà été résolu, mais la société ne donne aucun détail sur l'exploitation de nouveaux mécanismes d'échantillonnage préliminaires. Tout ce que la société dit: Vous n'avez maintenant pas besoin de désactiver les blocs des configurations de serveur. Cependant, même Intel n'a rien changé, les avantages de la nouvelle organisation de la mémoire et, par conséquent, une grande bande passante de la bande passante devraient niveler l'impact négatif des blocs d'échantillons préliminaires.

Conclusion

Conroe est devenue une base sérieuse pour les nouveaux transformateurs et Néhalem est construit juste dessus. Il utilise la même architecture efficace, mais il est maintenant beaucoup plus modulaire et évolutif, ce qui devrait garantir le succès sur différents segments de marché. Nous ne disons pas que Nehalem a révolutionné l'architecture principale, mais le nouveau processeur a révolutionné la plate-forme Intel, qui est devenue mérite de la conformité à la DMLD dans la conception et Intel a contourner avec succès un concurrent.

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Avec toutes les améliorations apportées à ce stade (contrôleur de mémoire intégré, QPI), il n'est pas surprenant de voir que les changements dans le noyau exécutif ne sont pas si importants. Mais le retour de l'hyper-threading peut être considéré comme une nouvelle sérieuse et un certain nombre de petites optimisations doivent également fournir un gain de productivité notable par rapport à Penryn sur des fréquences égales.

Il est évident que l'augmentation la plus grave sera dans ces situations où le "goulot d'étranglement" principal était la RAM. Si vous avez lu l'article entier, vous avez probablement remarqué que c'était sur cette zone que les ingénieurs Intel ont accordé une attention maximale. En plus de l'ajout d'un contrôleur de mémoire intégré qui, sans doute, donnera la plus grande augmentation en ce qui concerne les opérations d'accès aux données, il existe de nombreuses autres améliorations telles que la grande et la petite architecture de cache et de TLB, un accès à la mémoire et un pré-échantillon pré-échantillon. blocs.

Compte tenu de toutes les informations théoriques, nous espérons que les améliorations affecteront les applications du monde réel après la publication d'une nouvelle architecture. Nous consacrerons à ces nombreux articles, alors restez avec nous!

Il n'y a pas si longtemps, les transformateurs de la famille AMD64 sont apparus sur le marché, qui sont basés sur un nouveau centre d'audit E. Il s'agit d'un noyau fabriqué à l'aide d'un processus technologique avec les normes de production de 90 nm, ainsi que d'utiliser SOI Technologies ( Silicon sur isolant) et DSL (doublure double stress)) a trouvé une application immédiatement dans plusieurs règles de processeur AMD. La portée de l'application du noyau de la révision E est très différente. On peut trouver comme dans les processeurs Athlon 64 et Athlon 64 FX, où il est indiqué par les noms de code de Venise et de San Diego; Dans les processeurs à double noyau de la famille Athlon 64 x2, où elle s'appelle Toledo ou Manchester; Et aussi dans les processeurs Sempron, où ce noyau s'appelle Palerme.

Développer et apporté au stade de la production de masse, AMD cherche non seulement à augmenter les fréquences d'horloge optimales de ses transformateurs, mais également à améliorer leurs caractéristiques. Le noyau de la révision E était la prochaine étape en cours de route: avec son introduction des processeurs Athlon 64 et leurs dérivés acquis de nouvelles propriétés. L'amélioration la plus notable a été l'apparition des instructions SSE3 dans les processeurs AMD, qui se trouvaient dans les produits du concurrent depuis le début de la libération des processeurs avec 90 nm Prescott Core. De plus, le contrôleur de mémoire intégré a également été soumis à une finition traditionnelle.

Des tests ont montré que le support des commandes SSE3 donne très peu. Les applications qui utilisent efficacement ces instructions aujourd'hui sont extrêmement petites et le caractère SSE3 lui-même est peu susceptible de se qualifier pour le titre d'un sous-ensemble à part entière des équipes.

Par conséquent, cette fois, nous avons décidé de payer plus d'attention aux modifications apportées au contrôleur de mémoire du processeur intégré avec le noyau d'audit de l'UE. Il convient de noter que dans les noyaux précédents de votre CPU AMD augmente non seulement les performances du contrôleur de mémoire, mais également élargi sa compatibilité avec diverses combinaisons de divers modules de mémoire. Le noyau d'audit, connu principalement grâce aux processeurs Athlon 64 avec le nom du code Winchester, dans ce plan, est apparu une sorte de ligne. Premièrement, dans les processeurs Winchester, comparés aux prédécesseurs, les performances du contrôleur de mémoire ont légèrement augmenté. Deuxièmement, les processeurs avec le noyau Winchester sont devenus capables de travailler avec les modules SDRAM DDR400 installés immédiatement dans les quatre emplacements DIMM de la carte mère. Il semblerait que l'optimum réalisera, cependant, les ingénieurs AMD ont pris en compte autrement. Les processeurs AMD avec un noyau de révision E ont un contrôleur de mémoire encore plus avancé.

Où étaient les efforts des ingénieurs cette fois-ci? Naturellement, certaines optimisations ont de nouveau été faites pour augmenter les performances de la mémoire kitroller. Ainsi, les tests de processeur avec le noyau de Venise ont montré leur légère supériorité sur des analogues avec le noyau Winchester. De plus, la compatibilité s'est à nouveau améliorée. Les processeurs AMD avec un noyau de révision de E en acier sont capables de fonctionner normalement lors de l'installation de plusieurs modules de mémoire de différentes organisations et volumes, ce qui simplifie sans aucun doute le choix des composants pour une mise à niveau ultérieure. En outre, les processeurs sont basés sur un nouveau noyau, ils peuvent désormais travailler sans aucun problème avec quatre modules SDRAM DDR400 bilatéraux. Une autre propriété intéressante de processeurs avec le noyau d'audit était l'apparition de nouveaux diviseurs définissant la fréquence de la mémoire. Grâce à cela, les nouveaux processeurs d'AMD sont désormais sans réservation Support DDR SDRAM, fonctionnant à des fréquences supérieures à 400 MHz.

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Dans ce matériau, nous examinerons certaines des fonctionnalités énumérées ci-dessus les caractéristiques du contrôleur intégré du noyau du noyau d'Euditz, car ils méritent clairement.

Travailler avec quatre modules SDRAM DDR400 double face DDR400

Un contrôleur de mémoire de processeur Athlon 64 intégré est un nœud assez capricieux. Divers moments désagréables associés à son fonctionnement ont commencé à comprendre à partir du moment où les processeurs apparaissent avec le support de deux canaux de mémoire. Il s'est avéré qu'en raison d'une charge électrique suffisamment élevée, qui est imposée par des modules de mémoire au contrôleur, Athlon 64 a certains problèmes lorsque vous travaillez avec quatre modules DIMM. Ainsi, lors de l'installation dans le système basé sur Athlon 64 des quatre modules de mémoire, la CPU peut réinitialiser leur fréquence, augmenter les horaires ou ne pas fonctionner du tout.

Cependant, il convient de noter que la justice doit être notée que l'analogue de serveur Athlon 64, OPTERON, de tels problèmes, dépourvu d'utiliser des modules de registre plus coûteux. Cependant, l'utilisation de tels modules dans les systèmes de bureau est injustifiée et les utilisateurs doivent donc supporter certaines restrictions résultant de l'installation de plus de deux modules DIMM.

Cependant, progressivement, les problèmes décrits sont toujours résolus. Tandis que les anciens processeurs Athlon 64, basés sur 130 noyaux technologiques NM, ne pouvaient pas fonctionner avec quatre modules double face DDR400 SDRAM à une fréquence de 400 MHz en général et réduisent leur fréquence à 333 MHz, des processeurs modernes avec 90 nm offrent aux utilisateurs Peu de meilleures options. Déjà dans l'audit de la D, connu de nous par le nom du code Winchester, il est devenu possible de travailler avec quatre modules SDRAM DDR400 double face, à condition que le chronométrage du taux de commande soit installé en 2T.

De nos jours, dans le monde civilisé, vous pouvez difficilement trouver une personne qui n'aurait jamais apprécié l'ordinateur et n'avait pas eu d'idée de ce que c'est. Par conséquent, au lieu de parler à nouveau sur toutes les parties bien connues de ce système complexe, nous vous dirons sur quelque chose que vous ne connaissez toujours pas. Nous discuterons et donnerons une petite caractéristique des contrôleurs de mémoire, sans laquelle le travail de l'ordinateur serait impossible. Si vous souhaitez approfondir le système de votre ordinateur personnel ou de votre ordinateur portable, vous devez le savoir. Et donc, discutons aujourd'hui, quels sont les contrôleurs de mémoire.

La tâche qui se tient avant que les contrôleurs de mémoire de l'ordinateur soient très importantes pour l'ordinateur. Le contrôleur de mémoire est une puce située sur la carte mère ou sur le processeur central. La fonction principale que cette petite puce effectue est de gérer les flux de données, à la fois entrants et sortants. La fonction secondaire du contrôleur de mémoire est l'augmentation du potentiel et des performances du système, ainsi que des informations uniformes et correctes d'informations dans la mémoire, qui est disponible grâce à de nouveaux développements dans le domaine des nouvelles technologies.

Placer le contrôleur de mémoire dans l'ordinateur dépend de certains modèles de cartes mères et de processeurs centraux. Dans certains ordinateurs, designers ont placé cette puce sur l'adhésion parallèle nord de la carte mère, tandis que dans d'autres ordinateurs, ils sont placés sur le processeur central "Die". Ces systèmes conçus pour installer un contrôleur dans la carte mère ont un grand nombre de nouveaux nids physiques différents. RAM, qui est utilisé dans des ordinateurs de ce type, a également un nouveau design moderne.

L'objectif principal d'utiliser le contrôleur de mémoire dans l'ordinateur est que le système peut lire et écrire des modifications de la RAM, ainsi que la mise à jour avec chaque téléchargement. Cela est dû au fait que le contrôleur de mémoire envoie des frais électriques, ce qui est à son tour des signaux pour effectuer certaines actions. Ne pas approfondir dans la terminologie technique, nous pouvons approuver le fait que les contrôleurs de mémoire sont l'un des détails les plus importants d'un ordinateur qui vous permet d'utiliser la RAM et sans lequel son travail serait impossible.

Les contrôleurs de mémoire sont de types différents. Ils diffèrent sur:
- des contrôleurs de mémoire avec un taux de transfert de données double (DDR);
- des contrôleurs de mémoire entièrement tamponnés (FB);
- Double contrôleurs (DC).

Les fonctions pouvant effectuer des contrôleurs de mémoire de différents types diffèrent les uns des autres. Par exemple, les contrôleurs de mémoire avec un taux de transfert de données double sont utilisés pour transmettre des données, en fonction de l'augmentation ou de la diminution du tempo des heures de mémoire. Tandis que deux contrôleurs de mémoire sont utilisés dans une mémoire à deux canaux parallèlement l'un de l'autre. Cela permet à l'ordinateur d'augmenter la vitesse du système, de créer davantage de canaux, mais malgré les difficultés qui surviennent à la suite de l'utilisation d'un tas de fils, ce système fonctionne de manière assez efficace. Cependant, des difficultés découlent lors de la création de nouveaux canaux. Par conséquent, ce type de contrôleur de mémoire n'est pas sans faille.

Les contrôleurs de mémoire entièrement tamponnés de l'autre côté diffèrent des autres types de contrôleurs de mémoire. Cette technologie utilise des canaux de transmission de données série qui sont nécessaires pour communiquer avec la carte mère et contrairement aux circuits RAM RAM RAM RAM. L'avantage de ce type de contrôleur est que des contrôleurs de mémoire entièrement tamponnés réduisent le nombre de fils utilisés dans la carte mère et permettent de réduire le temps passé à l'exécution de la tâche.

Comme vous l'avez déjà vu, les contrôleurs de mémoire sont très nécessaires pour des travaux informatiques stables et différents types sont utilisés à des fins différentes. Les prix sur la plage de mémoire varient de très hauts à très bas, ce qui dépend du type et des fonctions que l'on effectue un ou plusieurs contrôleurs de mémoire.

Mémoire

La mémoire est un périphérique pour stocker des informations. Cela consiste en dispositifs de stockage opérationnels et permanents. Le périphérique de stockage opérationnel est appelé Oz, dispositif de stockage constant - ROM.

Ram - Mémoire dépendante de l'énergie

La RAM est destinée à l'enregistrement, de lecture et de stockage de programmes (système et appliqué), de données source, de résultats intermédiaires et finaux. Accès aux éléments de mémoire directs. Autre nom - RAM Mémoire d'accès aléatoire) mémoire avec accès arbitraire. Toutes les cellules de mémoire sont combinées en groupes de 8 bits (1 octets) et chacun de ce groupe a l'adresse à laquelle vous pouvez la contacter. La RAM est utilisée pour stocker temporairement des données et des programmes. Lorsque l'ordinateur est éteint, les informations de la RAM sont effacées. RAM - Mémoire dépendante de l'énergie. Dans les ordinateurs modernes, la quantité de mémoire est généralement de 512 Mo à 4 gigaoctets. Les programmes d'application modernes nécessitent souvent 128-256 pour leur accomplissement, voire 512 Mo de mémoire, sinon le programme ne sera tout simplement pas en mesure de travailler.

La RAM peut être construite sur des puces dynamiques (mémoire d'accès aléatoire dinamique - Drachme.) ou statique (mémoire d'accès aléatoire statique - Sram.) taper. Le type de mémoire statique a une vitesse nettement plus élevée, mais beaucoup plus chère que dynamique. SRAM est utilisé pour enregistrer la mémoire (MPP et la mémoire de caisse) et la mémoire principale est basée sur la puce DRAM.

ROM est la mémoire non volatile.

Dans la littérature anglophone, la ROM s'appelle la seule mémoire en lecture seule, ROM (Lecture seule mémoire). Les informations de la ROM sont enregistrées dans l'usine de puces mémoire et, à l'avenir, il est impossible de modifier sa valeur. Les roms stockent des informations qui ne dépendent pas du système d'exploitation.

La ROM est:

• 
  Programme de gestion des processeurs
• 
  Afficher les programmes de gestion, clavier, imprimante, mémoire externe
• 
  Programmes de démarrage et d'arrêt (BIOS - Entrée de base / sortie SYSYTEM)
• 
  Programmes de test des périphériques qui vérifient chaque fois que l'ordinateur est activé le bon fonctionnement de ses blocs (post-pouvoir sur la selftest)
• 
  Informations sur l'endroit où se trouve sur le disque système opérateur.

CMOS - mémoire non volatile

CMOS RAM est une mémoire d'ordinateur non volatile. Cette puce multiple a une densité élevée de placement d'éléments (chaque cellule a une taille de 1 octet) et une faible consommation d'énergie - pour cela assez de puissance la batterie. L'ordinateur. Vous avez un nom de la technologie de la création basée sur des semi-conducteurs complémentaires en oxyde de métal ( semiconducteur à oxyde de métal complémentaire - CMOS). CMOS RAM est une base de données pour stocker des informations de configuration PC. Le programme de démarrage de l'ordinateur de configuration BIOS est utilisé pour installer et stocker les paramètres de configuration dans CMOS RAM. Chaque système de chargement pour déterminer sa configuration, les paramètres stockés dans le microcircuit CMOS RAM sont en lecture. De plus, puisque certains paramètres de démarrage de l'ordinateur peuvent être modifiés, toutes ces variations sont stockées dans les CMO. Le programme d'installation de la configuration du BIOS, lors de l'enregistrement, enregistre ses informations système, ce qui est lu ultérieurement (lorsque le PC est chargé). Malgré le lien explicite entre le BIOS et la RAM CMOS, ce sont des composants absolument différents.

Mots-clés de cette conférence

contrôleurs, Chipset, Ports, USB, COM, LPT, Poste BIOS, CMOS, Boot, C / B Périphériques,

(manette - Contrôleur, unité de contrôle) - Dispositif de gestion d'une variété de périphériques informatiques.

Chipset (chipset)

Un ensemble de microcirces conçus pour collaborer afin d'effectuer un ensemble de fonctions. Ainsi, dans les ordinateurs, le chipset placé sur la carte mère effectue le rôle d'un composant de liant qui fournit le fonctionnement conjoint des sous-systèmes de mémoire, le processeur central (CPU), les E / S et d'autres. Carte mère (carte mère, MB.Aussi utilisé titre utilisé carte mère. - conseil principal; argot. maman, mère, mère patrie) - Il s'agit d'une carte de circuit imprimé multicouche complexe, qui établit les composants principaux de l'ordinateur personnel (le processeur central, le contrôleur de RAM et la RAM réelle, la ROM de démarrage, les contrôleurs des interfaces d'E / S de base), Chipsets, connecteurs (emplacements) pour connecter des contrôleurs supplémentaires à l'aide de pneus USB, PCI et PCI-Express.

Nord le plus (Northbridge; dans des chipsets Intel individuels, Hub de contrôleur de mémoire, MCH) Contrôleur de mémoire chipset du contrôleur système sur la carte mèreles plates-formes X86 auxquelles dans l'organisation de l'interaction est connectée:

à travers le bus avant - microprocesseur,

à travers le bus du contrôleur de mémoire - rAM,

À travers le bus du contrôleur graphique - adaptateur vidéo,

à travers le bus intérieur est connecté au plus au sud.

Au plus au sud (Southbridge; contrôleur de fonction; hub contrôleur d'E / O, contrôleur d'E / S. Généralement cette un microcircuit Sur la carte mère, à travers le pont nord se connecte avec le processeur central "lent" (par rapport à l'interaction "CPU-RAM") (par exemple, les connecteurs de pneus pour connecter des dispositifs périphériques).

AGP. (Du port graphique accéléré anglais, un port graphique accéléré) - Développé en 1997 par Intel, un pneumatique spécialisé de 32 bits pour une carte vidéo.

Pci (English Périphérique Composant Interconnexion, littéralement - Interconnexion des composants périphériques) - Bus d'entrée / sortie pour connecter des périphériques à la carte mère de l'ordinateur.

Ultra DMA (Accès direct de la mémoire, accès à la mémoire directe). Différentes versions d'ATA sont connues sous l'IDE synonymes, Eide, UDMA, ATAPI; ATA (eng. Attachement de la technologie avancée - Réglage sur la technologie avancée) - une interface parallèle pour la connexion de lecteurs (disques durs et lecteurs optiques) à un ordinateur. Dans les années 1990, IBM PC était standard sur la plate-forme IBM PC; Actuellement, il est encombré de son suiveur - SATA et son apparence a reçu le nom PATA (parallèle ATA).

USB (ENG. BUS SERIAL UNIVERSAL - "TIRE SERIAL UNIVERSAL", prononcé YU-ES-BI ou U-ES-BE) - Interface de transmission de données série pour les périphériques à vitesse moyenne et à basse vitesse dans la technologie informatique. Pour connecter les périphériques de périphériques au bus USB, un câble à quatre fils est utilisé et deux fils (paires torsadées) sont utilisés dans une activation différentielle pour la réception et la transmission de données et deux fils - pour alimenter le périphérique. Grâce aux lignes d'alimentation USB intégrées, il vous permet de connecter des périphériques sans votre propre source d'alimentation (la puissance de courant maximale consommée par les lignes de bus USB ne doit pas dépasser 500 mA).

LPT.-Port (périphérique standard de la borne d'imprimante de la ligne d'imprimante LPT1 ou d'imprimante de ligne) dans les systèmes d'exploitation de la famille MS-DOS. IEEE 1284 (port d'imprimante, port parallèle)

Com.Port de communication, port série, port série, port série) - Interface série bidirectionnelle conçue pour échanger des informations sur le bit. Ce port s'appelle ce port, car les informations sont transmises par un bit, bit au-delà du bit (contrairement au port parallèle).

PS / 2. - Le connecteur utilisé pour connecter le clavier et la souris. Pour la première fois, il est apparu en 1987 sur les ordinateurs IBM PS / 2 et a ensuite reçu une reconnaissance d'autres fabricants et généralisées dans des ordinateurs personnels et des serveurs de groupes de travail. Série d'ordinateurs personnels IBM sur les processeurs Intel 80286 et Series Intel 80386, fabriqués à partir d'avril 1987. / 2 - Version de l'ordinateur.

Le contrôleur de mémoire est maintenant un composant intégral du processeur lui-même. Dans les processeurs AMD, le contrôleur de mémoire intégré a été utilisé pendant plus de six ans (avant l'apparition de l'architecture de Sandy Bridge), de sorte que ceux qui se sont déjà intéressés par cette question, une quantité suffisante d'informations contient du temps pour accumuler. Toutefois, pour les processeurs Intel, occupant une part de marché beaucoup plus vaste (et, par conséquent, pour la plupart des utilisateurs), une modification de la nature du système mémoire n'était pertinente que par la sortie des processeurs de masse de la société avec un contrôleur de mémoire intégré.

Déplacement du contrôleur de mémoire directement en processeurs modernes affecte fortement la performance globale des systèmes informatiques. Le facteur principal ici est la disparition du "médiateur" entre le processeur et la mémoire face au "pont du nord". La performance du processeur ne dépend plus du chipset utilisé et, en règle générale, de la carte mère (c'est-à-dire que ce dernier tourne simplement dans la colonne vertébrale).

La RAM de la prochaine génération, DDR4 SDRAM, a apporté une augmentation significative de la productivité aux plates-formes de serveur, de bureau et mobiles. Mais la réalisation de nouvelles vitesses de fonctionnement nécessite des modifications radicales dans la topologie du sous-système de mémoire. La fréquence effective des modules SDRAM DDR4 sera de 2133 à 4266 MHz. Des modules de mémoire prometteurs non seulement plus rapides, mais aussi plus économiques que leurs prédécesseurs. Ils utilisent une réduction de 1,1-1.2 à la tension d'alimentation et pour la mémoire écoénergétique, la tension est de 1,05 V. Les fabricants de jetons drames dans la fabrication de DDR4 SDRAM Chips ont dû recourir à l'utilisation des technologies de production les plus avancées.

La transition de masse vers l'utilisation de DDR4 SDRAM était prévue pour 2015, mais il convient de garder à l'esprit que les vitesses extrêmement élevées de la mémoire de la nouvelle génération ont demandé des modifications à la structure habituelle de l'ensemble du sous-système de mémoire. Le fait est que les contrôleurs SDRAM DDR4 ne seront pas en mesure de faire face au seul module de chaque canal. Cela signifie qu'une topologie point à point clairement exprimée viendra remplacer la connexion parallèle des modules de mémoire dans chaque canal (chaque plan DDR4 installé4 utilisera différents canaux). Pour garantir des hautes fréquences, la spécification DDR4 ne prend en charge qu'un seul module à chaque contrôleur de mémoire. Cela signifie que les fabricants devaient augmenter la densité des puces de mémoire et créer des modules plus avancés. Dans le même temps, les horaires ont continué de croître, bien que le temps d'accès a continué à diminuer.

Samsung Electronics a maîtrisé la libération de jetons drams de 512 Mbps multi-niveaux à l'aide de la technologie TSV. C'est cette technologie qui envisage d'utiliser pour la libération de DDR4. Ainsi, il est prévu d'atteindre la question des copeaux de mémoire DDR4 relativement coûteux de grande capacité.

Une autre façon bien connue et déjà prouvée d'utiliser la technique dite "de la mémoire de déchargement" - LR-DIMM (DIMM de charge de charge). L'essence de l'idée est que le module de mémoire LR-DIMM comprend une puce spéciale (ou plusieurs puces), la mise sous tension de tous les signaux de pneu et permettant d'augmenter le nombre de systèmes de mémoire prise en charge. Vrai, vous ne devez pas oublier le seul, peut-être, mais de ce manque moins important de LR-DIMM: la mise en mémoire tampon entraîne inévitablement une augmentation supplémentaire de la latence, qui, dans la mémoire de la DDR4, sera sans cela. Pour le segment des calculs de serveur et haut de gamme, où une très grande quantité de mémoire est en demande, est offert une solution complètement différente de la situation. Il est censé utiliser une commutation à haute vitesse par des interrupteurs multitons spéciaux.

Les efforts de coopération Intel et Micron ont créé un nouveau type de système de stockage de données quimille fois plus vite que la mémoire flash NAND avancée. Un nouveau type de mémoire, appelé XPoint 3D, montre des vitesses de lecture et d'écriture mille fois plus élevées que la vitesse de la mémoire NAND normale, et a également un degré élevé de force et de densité. L'agence de presse CNET rapporte que la nouvelle mémoire est dix fois plus dense Nand Chips et vous permet d'enregistrer plus de données sur la même zone physique et consomme moins de nutrition. Intel et Micron déclarent que leur nouveau type de mémoire peut être utilisé à la fois comme système et comme une mémoire très dépendante, c'est-à-dire qu'elle peut être utilisée comme remplacement pour la mémoire de la mémoire RAM opérationnelle et la SSD. Pour le moment, les ordinateurs peuvent interagir avec un nouveau type de mémoire via l'interface PCI Express, cependant, Intel dit que ce type de connexion ne sera pas en mesure de révéler le potentiel de la vitesse de la nouvelle mémoire. Efficacité, vous devrez développer une nouvelle architecture de la carte mère.

Grâce à la nouvelle technologie 3DXPONT (point croisée), la cellule mémoire change la résistance pour distinguer entre zéro et unité. Étant donné que la cellule de mémoire Optane ne gagne pas le transistor, la densité de stockage de données dans la mémoire Optane dépasse 10 fois NAND Flash. L'accès à une cellule individuelle fournit une combinaison de certaines contraintes sur les lignes de conducteur intersectant. L'abréviation est introduite lorsque les cellules de la mémoire sont situées dans plusieurs couches.

Déjà en 2017, la technologie a été largement utilisée et sera utilisée à la fois dans les contreparties de cartes flash et dans les modules RAM. Grâce à la nouvelle technomalie, les jeux informatiques recevront un développement puissant, car des emplacements et des cartes complexes seront chargés instantanément. Intel déclare 1000 fois la supériorité pliale d'un nouveau type de mémoire, comparé aux cartes flash habituelles et aux disques durs. Les appareils sous la marque Optane produiront un micron à l'aide du processus technique de 20 nm. Tout d'abord, un disque SSD SDSD de 2,5 pouces sera produit, mais SSDS sera également publié avec d'autres tailles, il sera également publié par les modules de mémoire opérationnelle DDR4 pour les plates-formes Server Intel.