Здається, що Intel в цьому відношенні наздоганяє AMD. Але, як часто буває, коли гігант щось робить, то і крок вперед виходить гігантським. Якщо у Barcelona використовується два 64-бітних контролера пам'яті DDR2, топова конфігурація Intel включає цілих три контролера пам'яті DDR3. Якщо встановити пам'ять DDR3-1333, яку Nehalem теж буде підтримувати, це дасть пропускну здатність до 32 Гбайт / с в деяких конфігураціях. Але перевага вбудованого контролера пам'яті криється не тільки в пропускної здатності. Він істотно знижує затримки доступу до пам'яті, що не менш важливо, враховуючи, що кожен доступ коштує кілька сотень тактів. В контексті настільного використання зниження затримок вбудованого контролера пам'яті можна вітати, однак повну перевагу від більш масштабованої архітектури буде помітно в многосокетних серверних конфігураціях. Раніше при додаванні CPU доступна пропускна здатність залишалася колишньою, проте тепер кожен новий додатковий процесор збільшує пропускну здатність, оскільки кожен CPU володіє власною пам'яттю.

Звичайно, чудес чекати не слід. Перед нами конфігурація Non Uniform Memory Access (NUMA), тобто доступ до пам'яті буде обходитися з тих чи інших накладних розцінками, в залежності від того, де дані розташовуються в пам'яті. Зрозуміло, що доступ до локальної пам'яті буде проводитися з найнижчими затримками і найвищою пропускною спроможністю, оскільки доступ до віддаленої пам'яті відбувається через проміжний інтерфейс QPI, що знижує продуктивність.

Натисніть на картинку для збільшення.

Вплив на продуктивність передбачити складно, оскільки все залежить від програми і операційної системи. Intel стверджує, що падіння продуктивності при віддаленому доступі по затримок становить близько 70%, а пропускна здатність знижується в два рази в порівнянні з локальним доступом. За інформацією Intel, навіть при віддаленому доступі через інтерфейс QPI, затримки будуть нижче, ніж на попередніх поколіннях процесорів, де контролер знаходився на північному мосту. Однак це стосується тільки серверних додатків, які вже досить тривалий час розробляються з урахуванням змін NUMA.

Ієрархія пам'яті в Conroe була дуже простою; Intel сконцентрувалася на продуктивності загального кеша L2, який став найкращим рішенням для архітектури, яка спрямовувалася, головним чином, на двоядерні конфігурації. Але у випадку з Nehalem інженери почали з нуля і прийшли до такого ж висновку, що і конкуренти: загальний кеш L2 не дуже добре підходить для "рідної" чотирьохядерної архітектури. Різні ядра можуть занадто часто "вимивати" дані, необхідні іншим ядер, що призведе до занадто багатьох проблем з внутрішніми шинами і арбітражем, намагаючись забезпечити всі чотири ядра достатньою пропускною здатністю зі збереженням затримок на досить низькому рівні. Щоб вирішити ці проблеми, інженери оснастили кожне ядро \u200b\u200bвласним кешем L2. Оскільки він виділений на кожне ядро \u200b\u200bі відносно малий (256 кбайт), вийшло забезпечити кеш дуже високою продуктивністю; зокрема, затримки істотно покращилися в порівнянні з Penryn - з 15 тактів до, приблизно, 10 тактів.

Потім є величезна кеш-пам'ять третього рівня (8 Мбайт), що відповідає за зв'язок між ядрами. На перший погляд архітектура кеша Nehalem нагадує Barcelona, \u200b\u200bале робота кеша третього рівня дуже відрізняється від AMD - вона інклюзивна для всіх нижніх рівнів ієрархії кешу. Це означає, що якщо ядро \u200b\u200bспробує отримати доступ до даних, і вони відсутні в кеші L3, то немає необхідності шукати дані у власних кешах інших ядер - там їх немає. Навпаки, якщо дані присутні, чотири біта, пов'язані з кожним рядком кеш-пам'яті (один біт на ядро) показують, чи можуть дані потенційно присутнім (потенційно, але без гарантії) в нижньому кеші іншого ядра, і якщо так, то в якому.

Ця техніка дуже ефективна для забезпечення когерентності персональних кешей кожного ядра, оскільки вона зменшує потребу в обміні інформацією між ядрами. Є, звичайно, недолік у вигляді втрати частини кеш-пам'яті на дані, присутні в кешах інших рівнів. Втім, не все так страшно, оскільки кеші L1 і L2 щодо маленькі в порівнянні з кешем L3 - всі дані кешей L1 і L2 займають, максимум, 1,25 Мбайт в кеші L3 з доступних 8 Мбайт. Як і в разі Barcelona, \u200b\u200bкеш третього рівня працює на інших частотах у порівнянні з самим чіпом. Отже, затримка доступу на даному рівні може змінюватися, але вона повинна складати близько 40 тактів.

Єдині розчарування в новій ієрархії кешу Nehalem пов'язані з кешем L1. Пропускна здатність кешу інструкцій не була збільшена - як і раніше 16 байт на такт в порівнянні з 32 у Barcelona. Це може створити "вузьке місце" в серверно-орієнтованій архітектурі, оскільки 64-бітові інструкції крупніше, ніж 32-бітові, тим більше що у Nehalem на один декодер більше, ніж у Barcelona, \u200b\u200bщо сильніше навантажує кеш. Що стосується кеша даних, його затримка була збільшена до чотирьох тактів в порівнянні з трьома у Conroe, полегшуючи роботу на високих тактових частотах. Але закінчимо ми на позитивній новини: інженери Intel збільшили число промахів кешу даних L1, які архітектура може обробляти паралельно.

TLB

Уже багато років процесори працюють не з фізичними адресами пам'яті, а з віртуальними. Серед інших переваг такий підхід дозволяє виділяти програмі більше пам'яті, ніж є в комп'ютері, зберігаючи тільки необхідні на даний момент дані у фізичній пам'яті, а все інше - на жорсткому диску. Це означає, що кожен доступ до пам'яті віртуальний адреса потрібно переводити в фізичну адресу, і для збереження відповідності доводиться використовувати величезну таблицю. Проблема в тому, що ця таблиця виходить настільки великий, що на чіпі її зберігати вже не виходить - вона розміщується в основній пам'яті, причому її можна навіть скидати на жорсткий диск (частина таблиці може бути відсутнім в пам'яті, будучи скинутої на HDD).

Якщо для кожної операції роботи з пам'яттю був би потрібний такий етап перекладу адрес, то все працювало б занадто повільно. Тому інженери повернулися до принципу фізичної адресації, додавши невелику кеш-пам'ять безпосередньо на процесор, яка зберігає відповідність для декількох недавно запитаних адрес. Кеш-пам'ять називається Translation Lookaside Buffer (TLB). Intel повністю переробила TLB в новій архітектурі. До сих пір Core 2 використовував TLB першого рівня дуже маленького розміру (16 записів), але дуже швидкий і тільки для завантажень, а також більший кеш TLB другого рівня (256 записів), який відповідав за завантаження, відсутні в TLB L1, а також і записи.

Nehalem тепер оснастити повноцінним дворівневим TLB: кеш TLB першого рівня розділений для даних і інструкцій. Кеш TLB L1 для даних може зберігати 64 записи для маленьких сторінок (4K) або 32 записи для великих сторінок (2M / 4M), а кеш TLB L1 для інструкцій може зберігати 128 записів для маленьких сторінок (як і в разі Core2), а також сім для великих. Другий рівень складається з уніфікованого кешу, який може зберігати до 512 записів і працює тільки з маленькими сторінками. Мета такого поліпшення полягає в збільшенні продуктивності додатків, які використовують великі масиви даних. Як і в випадку дворівневої системи передбачення розгалужень, перед нами ще одне свідчення серверної орієнтації архітектури.

Давайте на час повернемося до SMT, оскільки ця технологія теж впливає на TLB. Кеш L1 TLB для даних і TLB L2 динамічно розподіляються між двома потоками. Навпаки, кеш L1 TLB для інструкцій статично розподіляється для малих сторінок, а виділений для великих сторінок повністю копіюється - це цілком зрозуміло, враховуючи його малий розмір (сім записів на потік).

Доступ до пам'яті та попередня вибірка

Оптимізований невирівняні доступ до пам'яті (Unaligned Memory Access)

В архітектурі Core доступ до пам'яті приводив до ряду обмежень по продуктивності. Процесор був оптимізований для доступу до адресами пам'яті, вирівняним по 64-байтним кордонів, тобто за розміром рядка кеша. Для невирівняні даних доступ був не тільки повільний, але і виконання невирівняні інструкцій зчитування або запису було більш накладними, ніж в разі вирівняних інструкцій, незалежно від реального вирівнювання даних пам'яті. Причина полягала в тому, що ці інструкції приводили до генерації декількох микроопераций на декодерах, що знижувало пропускну здатність з даними типами інструкцій. В результаті компілятори уникали генерувати інструкції подібного типу, підставляючи замість них послідовність інструкцій, які менш накладних.

Так, читання з пам'яті, при якому відбувався перехлест двох рядків кеша, уповільнювався приблизно на 12 тактів, в порівнянні з 10 тактами для запису. Інженери Intel оптимізували подібний тип звернень, щоб він виконувався швидше. Почнемо з того, що тепер немає падіння продуктивності при використанні невирівняні інструкцій читання / запису в випадках, коли дані вирівняні в пам'яті. В інших випадках Intel теж оптимізувала доступ, знизивши падіння продуктивності в порівнянні з архітектурою Core.

Більше блоків попередньої вибірки з більш ефективною роботою

В архітектурі Conroe Intel особливо пишалася апаратними блоками передбачення. Як ви знаєте, блок передбачення - це механізм, який стежить за характером доступу до пам'яті і намагається передбачити, які дані будуть потрібні через кілька тактів. Мета полягає в тому, щоб випереджувальним чином завантажити дані в кеш, де вони будуть розташовуватися ближче до процесора, і в той же час максимально використовувати доступну пропускну здатність тоді, коли процесору вона не потрібна.

Дана технологія дає чудові результати з більшістю настільних додатків, але в серверній середовищі вона часто приводила до втрати продуктивності. Є кілька причин подібної неефективності. По-перше, доступи до пам'яті часто складніше передбачити в серверних додатках. Доступ до бази даних, наприклад, аж ніяк не лінійний - якщо в пам'яті запитується будь-якої елемент даних, то це не означає, що наступним буде сусідній елемент. Це обмежує ефективність блоку попередньої вибірки. Але основною проблемою була пропускна здатність пам'яті в многосокетних конфігураціях. Як ми вже говорили раніше, вона вже була "вузьким місцем" для декількох процесорів, але, крім цього, блоки попередньої вибірки приводили до додаткового навантаження на цьому рівні. Якщо мікропроцесор не виконує доступ до пам'яті, то включалися блоки попередньої вибірки, намагаючись використовувати пропускну здатність, за їх припущенням, вільну. Однак блоки не могли знати, чи потрібна ця пропускна здатність іншому процесору. Це означало, що блоки попередньої вибірки могли "відбирати" у процесора пропускну здатність, яка і так була "вузьким місцем" в таких конфігураціях. Щоб вирішити цю проблему, Intel не знайшла нічого кращого, як відключити блоки попередньої вибірки в таких ситуаціях - навряд чи найоптимальніше рішення.

Як стверджує Intel, ця проблема вже вирішена, проте компанія не дає ніяких деталей щодо роботи нових механізмів попередньої вибірки. Все, що компанія говорить: тепер не потрібно відключати блоки для серверних конфігурацій. Втім, навіть Intel нічого не змінила, переваги від нової організації пам'яті і, внаслідок цього, велика пропускна здатність повинні нівелювати негативний вплив блоків попередньої вибірки.

висновок

Conroe став серйозним фундаментом для нових процесорів, і Nehalem побудований якраз на ньому. Тут використовується така ж ефективна архітектура, але тепер вона набагато більш модульна і масштабована, що має гарантувати успіх в різних ринкових сегментах. Ми не говоримо про те, що Nehalem революціонізував архітектуру Core, але новий процесор революціонізував платформу Intel, яка тепер стала гідним відповідністю для AMD по дизайну, а по реалізації Intel успішно обійшла конкурента.

Натисніть на картинку для збільшення.

З усіма поліпшеннями, зробленими на даному етапі (інтегрований контролер пам'яті, QPI), не дивно бачити, що зміни виконавчого ядра Не \u200b\u200bтакі значні. Але повернення Hyper-Threading можна вважати серйозною новиною, та й ряд невеликих оптимізацій теж повинні забезпечити помітний приріст продуктивності в порівнянні з Penryn на рівних частотах.

Цілком очевидно, що найсерйозніший приріст буде в тих ситуаціях, де основним "вузьким місцем" була оперативна пам'ять. Якщо ви прочитали статтю цілком, то напевно помітили, що саме на цю область інженери Intel приділили максимум уваги. Крім додавання вбудованого контролера пам'яті, який, без сумніву, дасть найбільший приріст щодо операцій доступу до даних, є і безліч інших поліпшень, як великих, так і дрібних - нова архітектура кеша і TLB, невирівняні доступ до пам'яті і блоки попередньої вибірки.

З огляду на всю теоретичну інформацію, ми з нетерпінням чекаємо, як поліпшення позначаться на реальних додатках після виходу нової архітектури. Ми присвятимо цьому кілька статей, так що залишайтеся з нами!

Не так давно на ринку з'явилися процесори сімейства AMD64, в основі яких лежить нове ядро \u200b\u200bревізії E. Це ядро, яке виготовляється з використанням технологічного процесу з нормами виробництва 90 нм, а також із застосуванням технологій SOI (Silicon on Insulator) і DSL (Dual Stress Liner ) знайшло застосування відразу в декількох лінійках процесорів від AMD. Сфери застосування ядра ревізії E дуже різні. Його можна зустріти як в процесорах Athlon 64 і Athlon 64 FX, де воно позначається кодовими іменами Venice і San Diego; в двоядерних CPU сімейства Athlon 64 X2, де його називають Toledo або Manchester; а також в процесорах Sempron, де це ядро \u200b\u200bназивається Palermo.

Розробляючи і доводячи до стадії масового виробництва нові ядра, компанія AMD прагне не тільки до підвищення граничних тактових частот своїх процесорів, але і до поліпшення їх характеристик. Ядро ревізії E стало черговим етапом на цьому шляху: з його впровадженням процесори Athlon 64 і їх похідні придбали нові властивості. Найбільш помітним удосконаленням стала поява в процесорах AMD підтримки інструкцій SSE3, які були в продуктах конкурента з часу початку випуску CPU з 90 нм ядром Prescott. Крім цього, традиційної доведенні піддався і інтегрований контролер пам'яті.

Тести показали, що підтримка SSE3 команд дає дуже небагато. Додатків, ефективно використовують ці інструкції, на сьогоднішній день вкрай мало, та й сам набір SSE3 навряд чи може претендувати на звання повноцінного підмножини команд.

Тому, на цей раз ми вирішили приділити більшу увагу змінам, внесеним до інтегрований контролер пам'яті процесорів з ядром ревізії E. Слід зауважити, що в більш ранніх ядрах своїх CPU AMD не тільки збільшувала продуктивність контролера пам'яті, а й розширювала його сумісність з різними комбінаціями різних модулів пам'яті. Ядро ревізії D, відоме в першу чергу завдяки процесорам Athlon 64 з кодовим ім'ям Winchester, в цьому плані стало своєрідним кордоном. По-перше, в процесорах Winchester в порівнянні з попередниками дещо збільшилася продуктивність контролера пам'яті. По-друге, процесори з ядром Winchester стали здатні працювати з модулями DDR400 SDRAM, встановленими відразу в усі чотири слоти DIMM на материнській платі. Здавалося б, оптимум досягнутий, однак, інженери AMD порахували інакше. Процесори AMD з ядром ревізії E розташовують ще більш досконалим контролером пам'яті.

Куди ж були спрямовані зусилля інженерів на цей раз? Природно, певні оптимізації були знову зроблені для збільшення продуктивності котроллер пам'яті. Так, тести процесорів з ядром Venice продемонстрували їх невелику перевагу над аналогами з ядром Winchester. Крім того, знову покращилася сумісність. Процесори AMD з ядром ревізії E стали здатні нормально функціонувати при установці в систему декількох модулів пам'яті різної організації та обсягу, що, безсумнівно, значно спрощує вибір комплектуючих для подальшого апгрейда. Також, процесори, в основі яких лежить нове ядро, тепер можуть без проблем працювати і з чотирма двосторонніми модулями DDR400 SDRAM. Ще одним цікавим властивістю процесорів з ядром ревізії E стала поява нових дільників, які задають частоту пам'яті. Завдяки цьому нові CPU від AMD тепер без жодних застережень підтримують DDR SDRAM, що працює на частотах, що перевищують 400 МГц.

реклама

У цьому матеріалі ми розглянемо деякі з перерахованих вище особливостей інтегрованого контролера пам'яті ядра ревізії E, бо, як нам здається, вони того явно заслуговують.

Робота з чотирма двосторонніми модулями DDR400 SDRAM

Інтегрований контролер пам'яті процесорів Athlon 64 - досить примхливий вузол. Різні неприємні моменти, пов'язані з його функціонуванням стали з'ясовуватися з моменту появи процесорів з підтримкою двох каналів пам'яті. З'ясувалося, що через досить високою електричного навантаження, яку накладають модулі пам'яті на контролер, Athlon 64 має певні проблеми при роботі з чотирма модулями DIMM. Так, при установці в систему на базі Athlon 64 чотирьох модулів пам'яті, CPU може скидати їх частоту, збільшувати тайминги чи не працювати взагалі.

Втім, справедливості заради слід зазначити, що серверний аналог Athlon 64, Opteron, подібних проблем позбавлений завдяки використанню більш дорогих реєстрових модулів. Однак, застосування таких модулів в настільних системах невиправдано, і тому користувачам необхідно миритися з деякими обмеженнями, що виникають при установці в систему більш двох модулів DIMM.

Втім, поступово описані проблеми все ж вирішуються. У той час як старі процесори Athlon 64, засновані на ядрах, вироблених по 130 нм технології, не могли працювати з чотирма двосторонніми модулями DDR400 SDRAM на частоті 400 МГц взагалі і знижували їх частоту до 333 МГц, сучасні процесори з 90 нм ядрами пропонують користувачам кілька кращі варіанти. Уже в ядрі ревізії D, відомому нам по кодовому імені Winchester, стала можлива робота з чотирма двосторонніми модулями DDR400 SDRAM, за умови установки таймінгу Command Rate в 2T.

У наші дні в цивілізованому світі ви насилу знайдете людину, яка ніколи б не користувався комп'ютером і не мав уявлення про те, що це таке. Тому, замість того щоб в черговий раз розповідати про все відомих частинах цієї складної системи, ми розповімо вам про щось, що ви ще не знаєте. Ми обговоримо і дамо невелику характеристику контролерам пам'яті, без яких робота комп'ютера була б неможлива. Якщо ви хочете вникнути в систему роботи вашого персонального комп'ютера або ноутбука, то ви обов'язково повинні знати це. І так, давайте обговоримо сьогодні, що ж таке контролери пам'яті.

Завдання, яке стоїть перед контролерами пам'яті комп'ютера є дуже важливою для роботи комп'ютера. Контролер пам'яті - це чіп, який розташований на материнській платі або на центральному процесорі. Головною функцією, яку виконує цей крихітний чіп, є управління потоками даних, як входять, так і вихідних. Другорядною функцією контролера пам'яті є збільшення потенціалу і працездатності системи, а так само рівномірне і правильне розміщення інформації в пам'яті, яке доступне завдяки новим розробкам в області нових технологій.

Розміщення контролера пам'яті в комп'ютері залежить від певних моделей материнських плат і центральних процесорів. У деяких комп'ютерах дизайнери помістили цей чіп на північному паралельному приєднанні материнської плати, в той час як в інших комп'ютерах вони розміщені на центральному процесорі типу «die». Ті системи, які розраховані на установку контролера в материнській платі, мають велику кількість нових різних фізичних гнізд. Оперативна пам'ять, яка використовується в комп'ютерах такого типу, так само мають новий сучасний дизайн.

Головна мета використання контролера пам'яті в комп'ютері полягає в тому, щоб система могла зчитувати і записувати зміни в оперативній пам'яті, а також оновлювати її при кожному завантаженні. Це відбувається завдяки тому, що контролер пам'яті посилає електричні заряди, які в свою чергу, є сигналами для виконання тих чи інших дій. Аби не заглиблюватися в технічну термінологію, ми можемо затвердити той факт, що контролери пам'яті є однією з найважливіших деталей в комп'ютері, що дозволяють використовувати оперативну пам'ять, і без якої його робота була б неможливою.

Контролери пам'яті бувають різних типів. Вони розрізняються на:
- контролери пам'яті з подвійною швидкістю передачі даних (DDR);
- повністю буферізованние контролери пам'яті (FB);
- двоканальний контролер (DC).

Функції, які можуть виконувати контролери пам'яті різних типів, відрізняються один від одного. Наприклад, контролери пам'яті з подвійною швидкістю передачі даних використовуються, щоб передавати дані, в залежності від збільшення або зменшення темпу годин пам'яті. У той час як в двоканальної пам'яті використовується два контролера пам'яті паралельно один від одного. Це дозволяє комп'ютеру збільшити швидкодію системи, створюючи більше каналів, але, не дивлячись на труднощі, які виникають в результаті використання купи проводів, дана система працює досить ефективно. Однак виникають труднощі при створенні нових каналів, тому даний вид контролера пам'яті не бездоганний.

Повністю буферізованние контролери пам'яті з іншого боку відрізняються від інших типів контролерів пам'яті. У даній технології використовується серійні канали передачі даних, які потрібні для зв'язку з материнською платою і несхожі на інші системи схеми оперативної пам'яті RAM. Перевага даного типу контролерів полягає в тому, що повністю буферізованние контролери пам'яті зменшують кількість проводів, які використовуються в материнській платі, і що дозволяє зменшити витрачений на виконання завдання час.

Як ви вже переконалися, контролери пам'яті дуже потрібні для стабільної роботи комп'ютера, і різні типи використовуються для різних цілей. Ціни на лінійки пам'яті варіюються від дуже високих до дуже низьких, що залежить від типу і функцій, які виконує той чи інший контролер пам'яті.

пам'ять

Пам'ять - це пристрій для зберігання інформації. Вона складається з оперативного і постійного пам'яті пристроїв. Оперативний пристрій називається ОЗУ, Постійний запам'ятовуючий пристрій - ПЗУ.

ОЗУ- енергозалежна пам'ять

ОЗУ призначена для запису, зчитування і зберігання програм (системних і прикладних), вихідних даних, проміжних і остаточних результатів. Доступ до елементів пам'яті прямий. Інша назва - RAM (Random Access Memory) пам'ять з довільним доступом. Всі комірки пам'яті об'єднані в групи по 8 біт (1 байт) і кожна така група має адресу, за якою до неї можна звернутися. ОЗУ використовується для тимчасового зберігання даних і програм. При виключенні комп'ютера, інформація в ОЗУ стирається. ОЗУ - енергозалежна пам'ять. У сучасних комп'ютерах обсяг пам'яті зазвичай становить від 512 Мбайт до 4 Гігабайт. Сучасні прикладні програми часто вимагають для свого виконання 128-256, а то і 512 Мбайт пам'яті, в іншому випадку програма просто не зможе працювати.

Оперативна пам'ять може будуватися на мікросхемах динамічного (Dinamic Random Access Memory - DRAM) Або статичного (Static Random Access Memory - SRAM) Типу. Статичний тип пам'яті має істотно більш високою швидкодією, але значно дорожче динамічного. Для реєстрової пам'яті (МПП і Кеш-пам'ять) використовуються SRAM, а ОЗУ основний пам'яті будується на базі DRAM-мікросхем.

ПЗУ - незалежна пам'ять.

В англомовній літературі ПЗУ називається Read Only Memory, ROM (Пам'ять тільки для читання). Інформація в ПЗУ записується на заводі-виробнику мікросхем пам'яті, і в подальшому змінити її значення не можна. У ПЗП зберігається інформація, яка не залежить від операційної системи.

У ПЗУ знаходяться:

• 
  Програма управління роботою самого процесора
• 
  Програми управління дисплеєм, клавіатурою, принтером, зовнішньою пам'яттю
• 
  Програми запуску і зупинки ЕОМ (BIOS - Base Input / Outout Sysytem)
• 
  Програми тестування пристроїв, перевіряючі при кожному включенні комп'ютера правильність роботи його блоків (POST -Power On SelfTest)
• 
  Інформація про те, де на диску знаходиться операційна система.

CMOS - незалежна пам'ять

CMOS RAM - незалежна пам'ять комп'ютера. Ця мікросхема багаторазового запису має високу щільність розміщення елементів (кожна клітинка має розмір в 1 байт) і мале споживання енергії - для неї цілком достатньо потужності батареї комп'ютера. Отримала назву від технології створення на основі комплементарних метало-оксидних напівпровідників ( complementary metal-oxide semiconductor - CMOS). CMOS RAM є собою базу даних для зберігання інформації про конфігурацію ПК. Програма запуску комп'ютера Setup BIOS використовується для установки і зберігання параметрів конфігурації в CMOS RAM. При кожному завантаженні системи для визначення її конфігурації проводиться зчитування параметрів, що зберігаються в мікросхемі CMOS RAM. Більш того, оскільки деякі параметри запуску комп'ютера можна міняти, то всі ці варіації зберігаються в CMOS. Програма установки BIOS SETUP при записи зберігає в ній свою системну інформацію, яку згодом сама ж і зчитує (при завантаженні ПК). Незважаючи на явний зв'язок між BIOS і CMOS RAM, це абсолютно різні компоненти.

Ключові слова цій лекції

контролери, чіпсет, порти, USB, COM, LPT, BIOS POST, CMOS, Boot, пристрої В / В,

(controller - регулятор, керуючий пристрій) - пристрій управління різноманітними пристроями комп'ютера.

чіпсет (Chipset)

Набір мікросхем, спроектованих для спільної роботи з метою виконання набору будь-яких функцій. Так, в комп'ютерах чіпсет, розміщений на материнській платі, виконує роль сполучного компонента, що забезпечує спільне функціонування підсистем пам'яті, центрального процесора (ЦП), введення-виведення та інших. Материнська плата (motherboard, MB, Також використовується назва mainboard - головна плата; сленг. мамо, матір, материнка) - це складна багатошарова друкована плата, на якій встановлюються основні компоненти персонального комп'ютера (центральний процесор, контроллер ОЗУ і власне ОЗУ, завантажувальний ПЗП, контролери базових інтерфейсів вводу-виводу), чіпсет, роз'єми (слоти) для підключення додаткових контролерів, які використовують шини USB , PCI і PCI-Express.

північний міст (Northbridge; в окремих чіпсетах Intel, контролер-концентратор пам'яті Memory Controller Hub, MCH) - системний контролер чіпсета на материнській платіплатформи x86, до якого в рамках організації взаємодії підключені:

через Front Side Bus - мікропроцесор,

через шину контролера пам'яті - оперативна пам'ять,

через шину графічного контролера - відеоадаптер,

через внутрішню шину під'єднується південний міст.

південний міст (Southbridge; функціональний контролер; контролер-концентратор введення-виведення I / O Controller Hub, ICH). зазвичай це одна мікросхема на материнській платі, яка через Північний міст пов'язує з центральний процесором «повільні» (в порівнянні зі зв'язкою «ЦП-ОЗУ») взаємодії (наприклад роз'єми шин для підключення периферійних пристроїв).

AGP (Від англ. Accelerated Graphics Port, прискорений графічний порт) - розроблена в 1997 році компанією Intel, спеціалізована 32-бітна системна шина для відеокарти.

PCI (Англ. Peripheral component interconnect, дослівно - взаємозв'язок периферійних компонентів) - шина введення / виводу для підключення периферійних пристроїв до материнської плати комп'ютера.

Ultra DMA (Direct memory access, Прямий доступ до пам'яті). Різні версії ATA відомі під синонімами IDE, EIDE, UDMA, ATAPI; ATA (англ. Advanced Technology Attachment - приєднання за передовою технологією) - паралельний інтерфейс підключення накопичувачів (жорстких дисків і оптичних приводів) до комп'ютера. У 1990-ті роки був стандартом на платформі IBM PC; в даний час витісняється своїм послідовником - SATA і з його появою отримав назву PATA (Parallel ATA).

USB (Англ. Universal Serial Bus - «універсальна послідовна шина», вимовляється «ю-ес-бі» або «у-ес-бе») - послідовний інтерфейс передачі даних для середньошвидкісних і низькошвидкісних периферійних пристроїв в обчислювальній техніці. Для підключення периферійних пристроїв до шини USB використовується чотирипровідний кабель, при цьому два дроти (вита пара) в диференційному включенні використовуються для прийому і передачі даних, а два дроти - для живлення периферійного пристрою. Завдяки вбудованим лініям живлення USB дозволяє підключати периферійні пристрої без власного джерела живлення (максимальна сила струму, споживаного пристроєм по лініях живлення шини USB, не повинна перевищувати 500 мА).

LPT-порт (стандартного пристрою принтера «LPT1» Line Printer Terminal або Line PrinTer) в операційних системах сімейства MS-DOS. IEEE 1284 (порт принтера, паралельний порт)

COM-порт ( «кому-порт» Communication port, Serial port, серійний порт, послідовний порт) - двонаправлений послідовний інтерфейс, призначений для обміну бітовою інформацією. Послідовним даний порт називається тому, що інформація через нього передається по одному біту, біт за бітом (на відміну від паралельного порту).

PS / 2 - роз'єм, застосовуваний для підключення клавіатури і миші. Вперше з'явився в 1987 році на комп'ютерах IBM PS / 2 і згодом отримав визнання інших виробників і широке поширення в персональних комп'ютерах і серверах робочих груп. серія персональних комп'ютерів компанії IBM на процесорах серій Intel 80286 і Intel 80386, що випускалася з квітня 1987 року. / 2 - версія комп'ютера.

Контролер пам'яті тепер невід'ємна складова самого процесора. У процесорах AMD інтегрований контролер пам'яті використовувався вже більше шести років (до появи архітектури Sandy Bridge), так що ті, хто цим питанням вже цікавився, достатня кількість інформації накопичити встигли. Однак для процесорів Intel, що займають набагато більшу частку ринку (а, отже, і для більшості користувачів) актуальним зміна характеру роботи системи пам'яті стало тільки разом з виходом дійсно масових процесорів компанії з інтегрованим контролером пам'яті.

Переміщення контролера пам'яті безпосередньо в сучасні процесори досить сильно позначається на загальній продуктивності комп'ютерних систем. Головним фактором тут є зникнення «посередника» між процесором і пам'яттю в особі «північного мосту». Продуктивність процесора більше не залежить від використовуваного чіпсета і, як правило, взагалі від системної плати (тобто остання перетворюється просто в об'єднавчу панель).

Оперативна пам'ять наступного покоління, DDR4 SDRAM, привнесла в серверні, настільні та мобільні платформи значне збільшення продуктивності. Але досягнення нових рубежів швидкодії вимагає радикальних змін в топології підсистеми пам'яті. Ефективна частота модулів DDR4 SDRAM складе від 2133 до 4266 МГц. Перспективні модулі пам'яті не тільки швидше, але і економічніше своїх попередників. Вони використовують знижений до 1,1-1,2 В напруга живлення, а для енергоефективної пам'яті штатним є напруга 1,05 В. Виробникам чіпів DRAM при виготовленні мікросхем DDR4 SDRAM довелося вдаватися до використання самих передових виробничих технологій.

Масовий перехід на використання DDR4 SDRAM планувався на 2015 рік, але при цьому необхідно мати на увазі, що екстремально високі швидкості роботи пам'яті нового покоління зажадали внесення змін до звичну структуру всієї підсистеми пам'яті. Справа в тому, що контролери DDR4 SDRAM зможуть впоратися лише з єдиним модулем в кожному каналі. Це означає, що на зміну паралельному з'єднанню модулів пам'яті в кожному каналі прийде чітко виражена топологія точка-точка (кожна встановлена \u200b\u200bпланка DDR4 буде задіяти різні канали). Щоб гарантувати високі частоти специфікація DDR4 підтримує тільки один модуль на кожен контролер пам'яті. Це означає, що виробникам потрібно було збільшити щільність чіпів пам'яті і створити більш просунуті модулі. У той же час тайминги продовжували зростати, хоча час доступу продовжувало знижуватися.

Компанія Samsung Electronics освоїла випуск багатоярусних 512-Мбіт чіпів DRAM за технологією TSV. Саме цю технологію планує використовувати для випуску DDR4. Таким чином, планується досягти випуску відносно недорогих чіпів пам'яті DDR4 дуже великого об'єму.

Ще один добре відомий і вже зарекомендував себе спосіб - використання техніки так званої "розвантажує пам'яті" - LR-DIMM (Load-Reduce DIMM). Суть ідеї полягає в тому, що до складу модуля пам'яті LR-DIMM входить спеціальний чіп (або кілька чіпів), буферизується всі сигнали шини та дозволяють збільшувати кількість підтримуваної системою пам'яті. Правда, не варто забувати про єдиний, мабуть, але від цього не менш істотний недолік LR-DIMM: буферізірованіе неминуче веде до додаткового збільшення латентності, яка у пам'яті DDR4 за визначенням буде і без того немаленька. Для сегмента серверних і high-end обчислень, де затребуваний дуже великий обсяг пам'яті, пропонується зовсім інший вихід із ситуації. Тут передбачається використання високошвидкісної комутації спеціальними Багатовходові чіпами-комутаторами.

Компанії Intel і Micron спільними зусиллями створили новий тип системи зберігання даних, якийв одну тисячу разів швидше самої передової пам'яті NAND Flash. Новий тип пам'яті, який отримав назву 3D XPoint, показує швидкості читання і запису в тисячу разів перевищують швидкість звичайної пам'яті NAND, а також має високий ступінь міцності і щільності. Новинне агентство CNET повідомляє, що нова пам'ять в десять разів щільніше чіпів NAND і дозволяє на тій же фізичної площі зберігати більше даних і при цьому споживає менше харчування. Intel і Micron заявляють, що їх новий тип пам'яті може використовуватися як в якості системної, так і в якості енергозалежною пам'яті, тобто, іншими словами, її можна використовувати в якості заміни як оперативної RAM-пам'яті, так і SSD. На даний момент комп'ютери можуть взаємодіяти з новим типом пам'яті через інтерфейс PCI Express, однак Intel говорить, що такий тип підключення не зможе розкрити весь потенціал швидкостей нової пам'яті, тому для максимальної ефективності пам'яті XPoint доведеться розробити нову архітектуру материнської плати.

Завдяки новій технології 3DXpoint (крос-поінт) осередок пам'яті змінює опір для розрізнення між нулем і одиницею. Оскільки осередок пам'яті Optane не отримаємо транзистора, щільність зберігання даних в пам'яті Optane перевищує в 10 разів показники NAND Flash. Доступ до індивідуальної комірки забезпечує поєднання певних напружень на пересічних лініях провідників. Абревіатура 3D введена оскільки осередки в пам'яті розташовані в декілька шарів.

Уже в 2017 році технологія набула широкого застосування і буде використовуватися як в аналогах флеш-карт, так і в модулях оперативної пам'яті. Завдяки новій техноголіі, комп'ютерні ігри отримають найпотужніше розвиток, адже складні за обсягом пам'яті локації і карти будуть завантажуватися миттєво. Intel заявляє про 1000-кратному перевазі нового типу пам'яті, в порівнянні зі звичними нам флеш-картами і жорсткими дисками. Пристрої під брендом Optane буде виробляти компанія Micron з використанням 20-нм техпроцесу. В першу чергу буде проведено випуск 2.5 дюймових твердотільних накопичувачів SSD, але також вийдуть диски SSD з іншими типорозмірами, додатково компанія випустить модулі оперативної пам'яті Оптейн DDR4 для серверних платформ Інтел.